En los convertidores de datos de alta velocidad y los diseños de radio 5G, las fuentes de frecuencia suelen ser cuellos de botella ocultos. A medida que aumentan las velocidades de transmisión de datos y el 5G pasa a bandas más altas, los requisitos de rendimiento se vuelven más difíciles de cumplir. La lista de requisitos continúa creciendo y su dirección a menudo entra en conflicto con los objetivos de desempeño.
Al igual que los cimientos de un edificio, todo lo construido sobre la fuente de frecuencia se verá afectado si ésta cambia. El reloj u oscilador local controlado por voltaje (VCO) es esa base cuya inestabilidad se propaga por todo el sistema, sin importar qué tan bien estén diseñadas las otras partes.
El núcleo de cada sintetizador de frecuencia es un bucle de bloqueo de fase (en lo sucesivo, PLL). PLL es el mecanismo para bloquear la frecuencia de salida a una referencia precisa y mantenerla constante. Distingue una fuente de frecuencia estable y controlable de un oscilador de deriva.
Las aplicaciones modernas, como radios, radares, conjuntos en fase, equipos de prueba multibanda e infraestructura inalámbrica, requieren saltos constantes entre diferentes frecuencias para evitar interferencias, admitir multicanal o realizar modulación de haz electrónicamente. Cada vez que el sistema cambia de frecuencia, se debe volver a bloquear su PLL. Antes de esto, la señal era inestable y básicamente inutilizable. El tiempo de rebloqueo afecta directamente la velocidad de respuesta de todo el producto.
Los convertidores de datos funcionan midiendo señales de entrada a intervalos precisos y regulares, normalmente millones de veces por segundo. El reloj determina la hora de cada medición. Cualquier incertidumbre en el tiempo (también conocida como jitter) en el reloj significa que la medición se produce en el momento equivocado, introduciendo así errores, que se muestran como ruido en la salida. Cuanto más rápida sea la señal, más grave será el efecto.
En la radio 5G, el mismo problema se presenta de diferentes formas. El oscilador local coloca con precisión la señal de radio en la frecuencia correcta. El ruido de fase en la fuente del reloj se convierte en fluctuación de muestreo, lo que limita directamente la SNR del convertidor y finalmente afecta los indicadores a nivel del sistema, como la amplitud del vector de error (EVM).
En ambos casos, los resultados son los mismos: la incertidumbre de la fuente de frecuencia provocará un error que no podrá corregirse aguas abajo. El convertidor con excelente rendimiento dinámico sólo puede alcanzar su índice de rendimiento objetivo cuando el reloj que lo impulsa es igualmente preciso.
De hecho, el ruido de fase del sintetizador determina cuánta incertidumbre de sincronización se acumula en la señal de reloj (representada por la fluctuación RMS, que es un valor único que representa el tamaño promedio de estos errores de sincronización) y, por lo tanto, determina cuánto ruido y distorsión del convertidor se ha consumido antes de que se digitalice la señal.
Consideraciones de diseño
Al diseñar convertidores de datos de alta velocidad y aplicaciones 5G, se deben considerar varias compensaciones que pueden afectar el rendimiento:
El ruido de fase determina el ruido de fondo y establece el límite superior del rango dinámico para determinar la mejor resolución de señal que se puede lograr, sin importar cuán sobresaliente sea en otros aspectos. En la radio 5G, determina si el esquema de modulación se puede decodificar en el receptor.
El rango de frecuencia determina la flexibilidad. Un sintetizador que pueda cubrir la banda de frecuencia objetivo sin duplicar o dividir la frecuencia externa puede simplificar el diseño, reducir la cantidad de componentes y eliminar el ruido y la complejidad introducidos por estas cascadas adicionales.
El tiempo de bloqueo determina la rapidez con la que el sistema puede cambiar de canal o responder a condiciones dinámicas, algo esencial en aplicaciones de salto de frecuencia y dirección de haz.
PLL bloquea su salida a una frecuencia comparando y corrigiendo continuamente su salida con la referencia. Este proceso de corrección está controlado por el bucle de retroalimentación que, como cualquier bucle de retroalimentación, requiere tiempo para estabilizarse porque el bucle debe detectar el error, responder y estabilizarse antes de que se pueda utilizar la salida.
En los diseños tradicionales, el ancho de banda del bucle que determina la velocidad de respuesta del PLL también afecta directamente el rendimiento del ruido de fase. Ampliar el bucle para acelerar el bloqueo deteriorará el ruido de fase. Reducir el bucle para mejorar el ruido de fase puede afectar negativamente al tiempo de bloqueo. Esta compensación fundamental significa que los diseñadores deben elegir qué es más importante para su aplicación y soportar las consecuencias de esta elección.
La última generación de sintetizador integrado de frecuencia de división N fraccional resuelve directamente estos compromisos. Las primeras soluciones obligaron a los diseñadores a elegir entre el rendimiento y la integración del ruido de fase, mientras que los dispositivos más nuevos combinaban un ruido de fase ultra bajo, una amplia cobertura de frecuencia, un tiempo de bloqueo rápido y un empaque compacto, integrando piezas que anteriormente requerían múltiples componentes discretos en una sola solución.
Para el reloj del convertidor de datos, esto significa que el ruido de fondo de la fuente de frecuencia ya no es una limitación en el rango dinámico del sistema. Para el diseño de radio 5G, esto significa que lograr exigentes objetivos de amplitud del vector de error se convierte en un problema de fuente de frecuencia resuelto en lugar de un problema que debe diseñarse en torno a él.- g.
Los sistemas de RF modernos suelen utilizar un sintetizador PLL de división N fraccional para generar un reloj de muestreo y un oscilador local. Aunque estas arquitecturas permiten una resolución de frecuencia extremadamente fina, la modulación de la relación de división de frecuencia introduce ruido cuantitativo y espurias fraccionarias, que afectan la curva general de ruido de fase. El ruido producido por el amplificador o filtro afectará la señal, pero el ruido producido por la fuente de frecuencia destruirá la referencia, mientras que una mala referencia destruirá todos los módulos que dependen de la referencia.
VCO en chip simplifica el diseño de la placa de circuito
La síntesis de frecuencias de banda ancha ha supuesto tradicionalmente el ensamblaje de cadenas de señales con componentes discretos (VCO externos, PLL, buffers, etc.) y las consiguientes dificultades de diseño. Analog Devices, Inc. (ADI) simplifica el diseño de la placa de circuito integrando VCO en una solución de chip, integrando toda la cadena de señal en un solo dispositivo y proporcionando capacidades de calibración rápida para saltos de frecuencia sin sacrificar el ruido de fase y el rendimiento de fluctuación necesarios para los diseños de convertidores de datos de alta velocidad y radio 5G.
El cambio de frecuencia no se realiza de una sola vez. Cuando PLL recibe el comando para cambiar a una nueva frecuencia, necesita pasar por tres etapas diferentes antes de que la salida pueda cambiarse a una frecuencia disponible. Inicialmente, recibe un comando de cambio. Luego busca internamente la configuración adecuada para producir la frecuencia requerida; Esta fase de búsqueda es la parte más lenta, normalmente de 100 a 250 microsegundos en los dispositivos de banda ancha modernos. Finalmente, se estabiliza para garantizar que la salida esté suficientemente limpia y disponible.
La serie ADF4382 de ADI resuelve directamente el problema de los enlaces intermedios lentos. Para una calibración rápida, no es necesario buscar nuevamente cada vez que se solicita un cambio de frecuencia, sino que utiliza una tabla de búsqueda en el chip que contiene configuraciones precalculadas para puntos conocidos en 32 rangos de frecuencia. Cuando se requiere una nueva frecuencia, encuentra dos puntos de almacenamiento más cercanos e interpola entre ellos para que la configuración correcta esté disponible casi de inmediato. De esta manera, el tiempo total de bloqueo se puede reducir a 10 microsegundos, con un mínimo de 2 microsegundos.